米国 Efinix 社製 FPGA スタータキット“ Xyloni ”入門［導入編］ 開発ツールのセットアップと LED 点滅回路の RTL 論理設計
＜後編＞

6.3.1 モジュール宣言と最上位階層の入出力信号

最上位のモジュール定義は次のとおりです。デバイス・インターフェースとの間の信号が最上位階層の入出力信号になります。

//----------------------------------
// Module Definition
//----------------------------------
module TOP
(
    input wire PLL_LOCKED ,        // PLL Lock
    input wire CLK ,               // 50 MHz ( from PLL)
    input wire BTN1_N ,            // BTN1 , push low
    input wire BTN2_N ,            // BTN2 , push low
    output reg [3:0] LED　         // LEDx4 , ON high
);

6.3.2 内部リセット生成部

内部リセット生成部の記述を以下に示します。

PLL_LOCKED がLow の期間はリセット信号res を High にし、 PLL_LOCKED がLow から High になった状態でカウンタを動かし、1000cyc カウントした状態でカウンタを止め、リセット信号 res を Low レベルにしてリセットを解除します。

//------------------------------------
// Generate Internal Power -On - Reset
//------------------------------------
reg     [15:0]     count_reset ;
wire               count_reset_stop ;
wire               res; // power -on - reset
//
always @( posedge CLK , negedge PLL_LOCKED )
begin
    if (~ PLL_LOCKED )
        count_reset <= 16' h0000 ;
    else if (~ count_reset_stop )
        count_reset <= count_reset + 16' h0001 ;
end
//
assign count_reset_stop = ( count_reset == 16' d1000 );
assign res = ~ count_reset_stop ;

6.3.3 プッシュ・ボタン入力信号の処理

プッシュ・ボタン入力信号の処理について説明します。

まず、プッシュ・ボタン入力信号 BTN1_N とBTN2_N を内部クロックで同期化します。その記述以下に示します。

フリップ・フロップ 2段で同期化して信号のメタ・ステーブル状態を防止します。

同期化された信号は、それぞれ btn1_n_sync と btn2_n_sync です。

//---------------------------------
// Synchronizing Button Inputs
//---------------------------------
reg     btn1_n_sync0 , btn1_n_sync ;
reg     btn2_n_sync0 , btn2_n_sync ;
//
always @( posedge CLK , posedge res)
begin
    if (res)
    begin
        btn1_n_sync0 <= 1'b1;
        btn1_n_sync  <= 1'b1;
        btn2_n_sync0 <= 1'b1;
        btn2_n_sync  <= 1'b1;
    end
    else
    begin
        btn1_n_sync0 <= BTN1_N ;
        btn1_n_sync  <= btn1_n_sync0 ;
        btn2_n_sync0 <= BTN2_N ;
        btn2_n_sync  <= btn2_n_sync0 ;
    end
end

次に同期化した入力信号からメカニカルなボタンが引き起こすチャタリングを除去します。

チャタリング除去は、ボタンのチャタリング発生期間以上の間隔でボタン入力信号をサンプリングします。

ここではその間隔を 10ms とし、最上位記述の最初の部分で定数`BOUNCE_PERIOD として以下の記述のように定義します。

ただし、10msという時間は、論理シミュレーションにかけるとその実行時間がかなり長くなってしまうので、FPGA 合成のときは長く、それ以外（論理シミュレーション）の時は短くなるようにマクロ定義のスイッチで切り替えます。

FPGAを合成するときは、マクロ定義「FPGA」を忘れずに指定してください。

この具体的な方法は後述します。

なお、下記の定数定義の部分は、モジュール文 (module TOP) よりも上の最初の部分に記述してください。

//--------------------------------
// Bounce Period of Buttons
//--------------------------------
`ifdef FPGA
    `define BOUNCE_PERIOD 32' d500000 // 10ms
`else
    `define BOUNCE_PERIOD 32' d100
`endif

そして下記の記述のとおり、カウンタbounce_counter でチャタリング除去のためのボタン入力信号のサンプリング間隔を作ります。

その信号がbounce_counter_max で、それを使って同期化したボタン入力信号をサンプリングして、チャタリングが除去されたきれいなボタン入力信号 btn1_n と btn2_n を生成します。

　

//---------------------------------
// Remove Chattering
//---------------------------------
reg     [31:0]     bounce_counter ;
wire               bounce_counter_max ;
reg                btn1_n ;
reg                btn2_n ;
//
always @( posedge CLK , posedge res)
begin
    if (res)
        bounce_counter <= 32' h00000000 ;
    else if ( bounce_counter_max )
        bounce_counter <= 32' h00000000 ;
    else
        bounce_counter <= bounce_counter + 32' h00000001 ;
end
//
assign bounce_counter_max = ( bounce_counter == ` BOUNCE_PERIOD );
//
always @( posedge CLK , posedge res)
begin
    if (res)
    begin
        btn1_n <= 1'b1;
        btn2_n <= 1'b1;
    end
    else if ( bounce_counter_max )
    begin
        btn1_n <= btn1_n_sync ;
        btn2_n <= btn2_n_sync ;
    end
end

ボタン押下時のエッジを検出する部分の記述を以下に示します。

BTN1 と BTN2 それぞれ押下したときに push_btn1 信号とpush_btn2 信号が 1サイクルの間 High になります。

最後のchange_pattern は、BTN1 を押して LED 点滅パターンを変更するときに、LED 出力制御部の出力パターンを初期化するための信号で、push_btn1信号を 1サイクル遅延させてタイミング調整しています。

//------------------------------
// Detect Button Push
//------------------------------
reg     btn1_n_delay ;
reg     btn2_n_delay ;
//
always @( posedge CLK , posedge res)
begin
    if (res)
    begin
        btn1_n_delay <= 1'b1;
        btn2_n_delay <= 1'b1;
    end
    else
    begin
        btn1_n_delay <= btn1_n ;
        btn2_n_delay <= btn2_n ;
    end
end
//
wire push_btn1 ;
wire push_btn2 ;
//
assign push_btn1 = ~ btn1_n & btn1_n_delay ;
assign push_btn2 = ~ btn2_n & btn2_n_delay ;
//
reg change_pattern ;
//
always @( posedge CLK , posedge res)
begin
    if (res)
        change_pattern <= 1'b0;
    else
        change_pattern <= push_btn1 ;
end

6.3.4 プッシュ・ボタン入力によるパターン番号とスピード番号の更新

BTN1 の押下でパターン番号 pattern[1:0] を更新し、BTN2 の押下でスピード番号 speed[1:0] を更新します。

その制御記述を以下に示します。

それぞれ 2 ビットの信号に 1 を足しているので、2’b00 → 2’b01 → 2’b10 → 2’b11→ 2’b00 →…のように繰り返して変化します。

//----------------------------------
// Set Parameters for Blinking LED
//----------------------------------
reg     [1:0]     pattern ;
reg     [1:0]     speed ;
//
always @( posedge CLK , posedge res)
begin
    if (res)
        pattern <= 2' b00;
    else if ( push_btn1 )
        pattern <= pattern + 2' b01;
end
//
always @( posedge CLK , posedge res)
begin
    if (res)
        speed <= 2' b00;
    else if ( push_btn2 )
        speed <= speed + 2' b01;
end

6.3.5 LED 出力パターンの更新間隔の生成

スピード番号 speed[1:0] に応じて、LED 出力パターンを更新する信号 update の間隔を制御す部分の記述を以下に示します。

TOP.v の最初の部分で、スピード番号 speed[1:0] に対応する LED 更新間隔のクロック数を定義しています。

ユーザ論理部のシステム・クロック CLK は 50MHz なので、speed=2’b00 のときは 1/16 秒間隔、 speed=2’b01 のときは 1/8 秒間隔、speed=2’b10 のときは 1/4 秒間隔、speed=2’b11 のときは 1/2 秒間隔になるように定義しています。

人間の目で見て認識できる間隔で点滅させるため、LED 出力を更新する間のクロック数はかなりの数になります。

これをそのまま論理シミュレーションにかけるとその実行時間がかなり長くなってしまうので、FPGA 合成のときは長く、それ以外（論理シミュレーション）の時は短くなるようにマクロ定義のスイッチで切り替えています。

FPGA を合成するときは、マクロ定義「FPGA」を忘れずに指定してください。

この具体的な方法は後述します。

なお、下記の定数定義の部分は、モジュール文 (module TOP) よりも上の最初の部分に記述してください。

//--------------------------------
// Speed Parameters
//--------------------------------
`ifdef FPGA
    `define SPEED0 32' d3125000 // 0.0625 sec
    `define SPEED1 32' d6250000 // 0.125 sec
    `define SPEED2 32' d12500000 // 0.25 sec
    `define SPEED3 32' d25000000 // 0.5 sec
`else
    `define SPEED0 32' d50
    `define SPEED1 32' d100
    `define SPEED2 32' d200
    `define SPEED3 32' d400
`endif

32 ビット幅の update_count をカウント・アップして、スピード番号 speed[1:0] に対応する値以上になったら、 LED 出力更新信号 update を出力して、同時に update_count をゼロ・クリアしてまたカウント・アップを繰り返します。

その記述を以下に示します。

//------------------
// LED Speed Control
//------------------
reg     [31:0]     update_count ;
wire                     　update ;
//
always @( posedge CLK , posedge res)
begin
    if (res)
        update_count <= 32' h00000000 ;
    else if ( update )
        update_count <= 32' h00000000 ;
    else
        update_count <= update_count + 32' h00000001 ;
end
//
assign update
    = ( speed == 2' b00 )? ( update_count >= (` SPEED0 - 1))
    : ( speed == 2' b01 )? ( update_count >= (` SPEED1 - 1))
    : ( speed == 2' b10 )? ( update_count >= (` SPEED2 - 1))
    : ( speed == 2' b11 )? ( update_count >= (` SPEED3 - 1))
    : 1'b0;

6.3.6　最終段の LED 出力制御部

最終段の LED 出力制御部の記述を以下に示します。

change_pattern 信号を受けたら、パターン番号 pattern[1:0]に応じて LED 出力のパターンを初期化します。

また、update 信号を受けるたびにパターン番号 pattern[1:0] に応じて LED 出力パターンを変化させます。

//--------------------
// Blink LED
//--------------------
always @( posedge CLK , posedge res)
begin
    if (res)
        LED <= 4' b0000 ;
    else if ( change_pattern )
        case ( pattern )
            2' b00 : LED <= 4' b0000 ;
            2' b01 : LED <= 4' b0001 ;
            2' b10 : LED <= 4' b1000 ;
            2' b11 : LED <= 4' b0101 ;
            default : LED <= 4' b0000 ;
        endcase
    else if ( update )
        case ( pattern )
            2' b00 : LED <= LED + 4' b0001 ;
            2' b01 : LED <= { LED [2:0] , LED [3]};
            2' b10 : LED <= { LED [0] , LED [3:1]};
            2' b11 : LED <= LED ^ 4' b1111 ;
            default : LED <= LED;
        endcase
end

6.3.7 モジュールの終了

モジュールの終わりを宣言して終了です。

//------------------------
// End of Module
//------------------------
endmodule

6.4.1　時間関係の定義

最初は時間関係を定義しています。

`timescale は、前半で時間単位、後半でシミュレーションの時間制度（最小の時間刻み）を指定しています。

定数 CLK_TCYC は内部クロック CLK の周期、定数 RES_WIDTH はリセット信号のアサート間隔を定義しています。

定数 TB_STOP は、テストベンチ内にクロックごとに増加するカウンタを設け、その値が TB_STOP になったらシミュレーションを強制終了するためのものです。

この強制終了のための記述については後述します。

このように、論理シミュレーションではなんらかの終了条件を設けておかないと、永遠に実行を続けてしまい、出力ファイルによってストレージが埋め尽くされてしまうことがあるので注意しましょう。

`timescale 1ns /100 ps
`define CLK_TCYC 20 // ns
`define RES_WIDTH (` CLK_TCYC * 100) // ns
`define TB_STOP 100000 // cyc ( Timeout )

6.4.2　テストベンチのモジュール宣言

テストベンチはユーザ論理のさらに上位階層に位置するので、テストベンチ自身には入出力信号はありません。

テストベンチのモジュール名はTB_TOP とします。

//-------------------------------
// Test Bench
//-------------------------------
module TB_TOP ();

6.4.3 シミュレーション波形の出力指定

論理シミュレーションで出力される各信号の波形データの出力方法を指定します。

波形データのファイル名をtb_TOP.vcd とし、テストベンチの階層TB_TOP以下全信号の波形を出力するように指定しています。

//-------------------------
// Generate Wave File
//-------------------------
initial
begin
    $dumpfile (" tb_TOP .vcd ");
    $dumpvars (0, TB_TOP );
end

6.4.4 クロックの生成

クロックをforever 文を使って周期的に生成しています。

トグル間隔を`CLK_TCYC の半分にすることで周期が`CLK_TCYC になります。

//-------------------------------
// Generate Clock
//-------------------------------
reg tb_clk ;
//
initial
begin
    tb_clk = 1'b0;
    forever #(` CLK_TCYC / 2) tb_clk = ~ tb_clk ;
end

6.4.5 リセット信号の生成

シミュレーション開始時の１回だけ、`RES_WIDTHの幅のリセット信号を生成します。

本設計事例でのリセット信号は正論理にしています。

//-------------------------------
// Generate Resest ( PLL_LOCKED )
//-------------------------------
reg tb_res ;
//
initial
begin
    tb_res = 1'b1;
    #(` RES_WIDTH );
    tb_res = 1'b0;
end

6.4.6 シミュレーションのタイムアウトの設定

シミュレーションの暴走を防ぐため、クロックで `TB_STOP サイクル経過したらシミュレーションを停止させます。

//-----------------------------
// Simulation Timeout
//-----------------------------
reg　[31:0]　tb_cyc ;
//
always @( posedge tb_clk , posedge tb_res )
begin
    if ( tb_res )
        tb_cyc <= 32' h0;
    else
        tb_cyc <= tb_cyc + 32' h1;
end
//
always @*
begin
　if ( tb_cyc == `TB_STOP )
　begin
　　$display ("***** SIMULATION TIMEOUT ***** at %d", tb_cyc );
　　$finish ;
　end
end

6.4.7 検証対象のインスタンス化

FPGA 内ユーザ論理のモジュール TOP をインスタンス化します。

インスタンス名は U_TOP です。

ボタン入力信号と LED 出力信号を宣言して接続しておきます。

//-----------------------------
// Device Under Test
//-----------------------------
reg tb_btn1_n ;
reg tb_btn2_n ;
wire [3:0] tb_led ;
//
TOP U_TOP
(
    .PLL_LOCKED (~ tb_res ),
    .CLK ( tb_clk ),
    .BTN1_N ( tb_btn1_n ),
    .BTN2_N ( tb_btn2_n ),
    .LED ( tb_led )
);

6.4.8 プッシュ・ボタンを押すタスクを定義

プッシュ・ボタン BTN1 とBTN2 それぞれについて、押して離すタスクを定義します。

この後の入力パターン（スティミュラス）を記述するときに、ボタン操作の記述が簡単になるので見やすくなります。

//---------------------
// Task : Push BTN1
//---------------------
task Task_Push_BTN1 ();
begin
    #(` CLK_TCYC * 500);
    //
    tb_btn1_n = 1'b0;
    #(` CLK_TCYC * 10);
    tb_btn1_n = 1'b1;
    //
    #(` CLK_TCYC * 500);
end
endtask
//---------------------
// Task : Push BTN2
//---------------------
task Task_Push_BTN2 ();
begin
    #(` CLK_TCYC * 500);
    //
    tb_btn2_n = 1'b0;
    #(` CLK_TCYC * 10);
    tb_btn2_n = 1'b1;
    //
    #(` CLK_TCYC * 500);
end
endtask

6.4.9 入力パターン（スティミュラス）の記述

プッシュ・ボタンを押す操作を入力パターン（スティミュラス）として記述します。

BTN2 で LEDの更新間隔を変え、BTN1 で LEDの点滅パターンを変えています。

LEDの点滅状況はシミュレーション結果の波形で確認することにします。

この入力パターンの最初で 1500 サイクルだけウェイトしていますが、これはユーザ論理内の内部リセット生成回路がリセット信号を解除するのを待つために入れています。

そして入力パターンが終了したら、シミュレーションを終了させています。

//---------------------
// Stimulus
//---------------------
initial
begin
    tb_btn1_n = 1'b1;
    tb_btn2_n = 1'b1;
    #(` CLK_TCYC * 1500); // wait for configuration
    //
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    //
    Task_Push_BTN1 ();
    //
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    //
    Task_Push_BTN1 ();
    //
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    //
    Task_Push_BTN1 ();
    //
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    //
    Task_Push_BTN1 ();
    //
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    //
    Task_Push_BTN1 ();
    //
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    Task_Push_BTN2 ();
    //
    #(` CLK_TCYC * 1000);
    //
    $display ("***** SIMULATION FINISHED ***** at %d", tb_cyc );
    $finish ;
end

6.4.10 テストベンチの終了

テストベンチの終了をモジュールの終わりを宣言することで終了させます。

//------------------------
// End of Module
//------------------------
endmodule

次節で、この設計をFPGA 統合化開発環境を使って記述し、論理シミュレーションの実行、FPGA デバイスへの実装、基板上での動作確認について、それぞれ具体的に解説します。

7.3.1 入力端子 BTN1_N と BTN2_N を作ろう

まず、入力端子 BTN1_N と BTN2_N をそれぞれ 1 本ずつ作りましょう。

図 31 のように、画面左側 Design Explorer 内の GPIO のところを右クリックして Create Block を選択します。

GPIO 端子 1 本を設定するための図 32 に示す画面になります。

Instance Name のところに、インスタンス名 BTN1_N と入力してください。

ただし、ここで注意が必要です。

このテキスト・フィールドにカーソルがある状態でエンター・キーを押して確定させてください。

他のリソース定義でも Instance Name フィールドに名前を入力したときは必ずエンター・キーで確定させることを忘れないようにしてください。

こうすることで、画面下のユーザ論理側とのインターフェース信号名がインスタンス名に応じて自動的に設定されます。

入力端子や出力端子の場合は、ユーザ論理側とのインターフェース信号が 1 本なのでその信号名は指定したインスタンス名と同じになります。

本設計事例にはありませんが、入出力端子の場合は、ユーザ論理側とのインターフェース信号が入力・出力・出力イネーブルの 3 本になるので、それぞれインスタンス名_IN、インスタンス名_OUT、インスタンス名_OE になります（別項コラムを参照）。

BTN1_N は入力端子なので、Mode は input を選択します。

他のフィールドは基本的にデフォルトですが、入力端子にプルアップ抵抗を付けるため、一番下の Pull Option は weak pullup を選択します。

Xyloni 基板のプッシュ・ボタンの回路には外部にプルアップ抵抗が付いていますが、一般的に入力イネーブルがない入力端子については、フローティング状態になるとリーク電流が増加してしまうので、プルアップ抵抗（またはプルダウン抵抗）を設定する習慣を身につけたほうがいいでしょう。

もちろん、消費電流他の観点から敢えてプルアップ抵抗やプルダウン抵抗を付けない設計をするべきときもあります。

また、今回の設計には、ボタン入力信号のチャタリング除去回路を入れてありますが、念のためシュミット・トリガ入力にするため Enable Schmitt Trigger のチェック・ボックスを ON にしておきます。

BTN2_N も同様にして図 33 のようにインスタンス名 BTN_2 の入力端子を作成してください。

7.3.2 出力端子 LED[3:0] を作ろう

LED を駆動する出力端子 4 本を作ります。

ここでは 4 ビットのバス形式 LED[3:0] として定義します。

図 34 のように、Interface Designer の画面左側 Design Explorer 内の GPIO のところを右クリックして Create Busを選択します。

すると、図 35 が表示されます。

Name フィールドに LED を、MSB に 3 を入力し、Mode は output を選択してください。

ボタン Next を押して現れる図 36 の画面ではデフォルトのままとして Next を押してください。

最後に現れる図 37 の画面で設定内容を確認して Finish ボタンを押します。

7.3.3　クロック入力端子 PLLCLKIN を作ろう

この後の説明で、FPGA のデバイス・インターフェース内に内部クロック生成用の PLL を定義しますが、先にその PLL へのクロック入力端子 PLLCLKIN を定義してください。

入力端子 BTN1_N 等と同様に Interface Designer の画面左側 Design Explorer 内の GPIO のところを右クリックし、Create Block を選んで作成します。

インスタンス名が PLLCLKIN の入力端子として定義してください。

この端子については、Pull Optionは none、Enable Schmitt Trigger のチェック・ボックスは OFF にしてください。

また、PLL 入力用クロック端子なので、Connection Type は pll_clkin を選択してください。

PLLCLKIN 端子を定義した状態を図 38に示します。

7.3.4 内蔵 PLL を作ろう

Interface Designer で内蔵PLL を定義しましょう。

図 39 のように画面左側 Design Explorer 内の PLL のところを右クリックし、Create Block を選びます。

図 40 のように、Instance Name 内に PLL を入力してエンター・キーを押して確定させます。

次にPLL の出力周波数や入出力信号を定義します。

図 40 の右下のボタン Automated Clock Caluculationを押すと、図 41 の画面になります。

この画面では、生成したいクロックの周波数を入力するだけで、PLL の逓倍率や分周比を自動的に計算して設定してくれます。

Input Pin の Input Ferquency に、Xyloni ボードに搭載された発振器の周波数 33.33MHz を入力します。

本設計では PLL の出力クロックを 1 本定義しましょう。

右端の一番上の Clock 0 Frequency は 50.0000MHz に、出力端子名は CLK にします。

また、内部でリセット信号を生成するために、PLL のロック信号を出力します。

右端一番下の ⊗ をクリックして有効化し、信号名をPLL_LOCKED にしてください。

最後にボタン Finish を押します。

PLL が定義された時の画面を図 42 に示します。

7.3.5　入出力信号のボール位置をアサインしよう

Interface Designerでの作業はあと少しです。

残りは、作成した各入出力端子が FPGA のどのピンにアサインされるかを定義します。

メニュー Design → Show/Hide GPIO Resource Assigner を選択すると、 図 43の画面になります（もう一度選択すると元の画面に戻る）。

この中で、表 3 （前編：https://contents.zaikostore.com/engineer/9952/）に示したように入力信号と出力信号の端子位置を指定します。

図 43 の上半分のテーブルの Resource の列に、順に信号名に対応する FPGA の端子名 GPIOx_nn を入力していって、図 44 のように仕上げてください。

この状態で、メニュー File → Save を選択してセーブしてください。

念のため、Interface Designer のメニュー Design → Check Design を選択してください。

設定内容を自動チェックしてくれます。

エラーが報告されたら適宜修正してください。

Interface Designer の定義ファイルはディレクトリ BlinkLED の下に BlinkLED.peri.xmlという名前で保存されます。

Interface Designerをクローズしてください。

7.3.6 FPGA 内部のユーザ論理の Verilog RTL 記述 TOP.v を入力して編集しよう

デバイス・インターフェースの設計が終わったら、FPGA 内部のユーザ論理のVerilog RTL 記述ファイルを新規作成しましょう。

Efinity のメイン・ウィンドウの左側 Project タブを開いて、図 45 のようにプロジェクト名 BlinkLED の下の Design の行を右クリックして、Create を選択してください。

図 46 の画面が出るので、ファイル名を指定します。

まず、File Type が Verilog Design File (*.v) になっていることを確認してください。

ここでは TOP.v というファイルを作成します。

File Name には拡張子.v がない TOP だけを入力して OK ボタンを押してファイルを新規作成してください。

Efinity のメイン・ウィンドウの左側 Project タブの中の Design の中に新規作成したファイル TOP.v ができているので、図 47 のように、この行をダブル・クリックして開いてください。空っぽの TOP.v が開くので、第6.3 節で説明した記述を入力して編集してください。

最後にセーブを忘れないようにしてください。

図 48 のようになります。

メイン・ウィンドウ内の編集領域が狭い場合は、各領域の境界部分をマウスでドラッグすれば拡大できます。

7.3.7　論理シミュレーション用のテストベンチ記述 tb_TOP.v を入力して編集しよう

論理シミュレーションで BlinkLED の動作を確認するために、テストベンチ記述を作成しましょう。

Efinity のメイン・ウィンドウの左側 Project タブを開いて、図 49 のようにプロジェクト名 BlinkLED の下の Simulationの行を右クリックして、Create を選択してください。

図 50 の画面が出るので、ファイル名を指定します。

ここでは、File Type が Any (*.* *) になっています。

File Name には、拡張子付きの tb_TOP.vを入力してください。

OK ボタンを押してファイルを新規作成します。

Efinity のメイン・ウィンドウの左側 Projct タブの中の Simulation の中に新規作成したファイル tb_TOP.vができているので、図 51 のように、この行をダブル・クリックして開いてください。

空っぽの tb_TOP.v が開きます。

第6.4 節で説明した記述を入力して編集してください。

図 52のようになります。

ここでもセーブを忘れないようにしてください。

7.3.8　RTL レベルで論理シミュレーションを実行しよう

FPGA 内のユーザ論理のRTL 記述 TOP.v とテストベンチ tb_TOP.v ができたので、RTL レベルで論理シミュレーションを実行しましょう。

Windows のコマンドプロンプトを開いてください (図 53)。

まず、blinkLED のプロジェクトがあるディレクトリに移動します。

> cd c:\ Efinity \2023.1\ project \ BlinkLED

環境設定のためのスクリプトを実行します。

Efinity のインストール・ディレクトリの bin の下にある setup.batを実行してください。

> ..\..\ bin\ setup .bat

RTL 論理シミュレーションを実行しましょう。

シミュレータはインストールしたIcarus Verilog を使います。

コマンドは efx_run.bat です。

引数にプロジェクト・ファイル BlinkLED.xml を指定します。

RTL シミュレーションであることを指定するため、オプション–flow に rtlsim を指定し、テストベンチのモジュール名を指定するため、オプション–tb_top に TB_TOP を指定します。RTL シミュレーション実行コマンドは以下のように入力してください。

> efx_run .bat BlinkLED .xml --flow rtlsim -- tb_top TB_TOP

問題なく終了すれば下記メッセージが表示されます。

simrtl :     PASS

エラーがあれば、ユーザ論理 TOP.v やテストベンチ tb_TOP.v を確認・修正して再実行してください。

エラー・ログは、ディレクトリ BlinkLED\outflow\BlinkLED.log に残っているので、このファイルを Efinityメイン・ウィンドウの左側 Project タブの中の Simulation の中に右クリックして登録しておくと、それをダブル・クリックするだけで内容を確認できるので、繰り返してデバッグする時に便利です。

論理シミュレータから出力された信号波形ファイル tb_TOP.vcd を GTKWave で確認しましょう。

下記コマンドを入力してください。

> gtkwave tb_TOP .vcd

図 54 が表示されます。領域 (1) で論理階層構造を表示できます。

いずれかの階層を選択すると、その中の信号が領域 (2) に表示されます。

その信号を選択して領域 (4) の波形エリアにドラッグ＆ドロップするか、または領域(2) の信号名を選択して領域 (3) のボタンを押すと、その信号が領域 (4) の波形エリアに表示されます。

画面上部メニュー下のボタン類で表示波形の拡大・縮小や位置の変更ができます。

図 55 のように波形表示されるので、いろいろと確認したい信号を選んでチェックしてみてください。

ボタン入力に応じて LED 出力信号が期待どおり変化していることを確認してください。

波形エリアに表示された信号名や表示順序などのフォーマットを保存するにはメニュー File → Write Save File as で例えばファイル名を tb_TOP.gtkw として保存してください。

シミュレーションを再度実行したときに、同様なフォーマットで波形表示するときは、下記のコマンドを入力してください。

> gtkwave tb_TOP .vcd tb_TOP . gtkw

シミュレーション結果に問題がなければ、ユーザ論理を FPGA 内に実装していきましょう。